`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date:    18:19:10 07/02/2015 
// Design Name: 
// Module Name:    Etapa5 
// Project Name: 
// Target Devices: 
// Tool versions: 
// Description: 
//
// Dependencies: 
//
// Revision: 
// Revision 0.01 - File Created
// Additional Comments: 
//
//////////////////////////////////////////////////////////////////////////////////
module Etapa5(
	input [31:0] salidaE4,//ta
	input [4:0] salidaMux1,//ta
	input RegWrite1,//ta
	input MemToReg,//ta
	input [31:0] ALUdata,//ta
	output [4:0] salidaMux,
	output RegWrite,
	output [31:0] salidaE5
    );

assign salidaMux = salidaMux1;
assign RegWrite = RegWrite1; 


Mux2to1 mux(
.Input1(ALUdata),
.Input2(salidaE4),
.sel(MemToReg),
.Out(salidaE5)
);

endmodule
